2016年07月05日

量子ビット制御装置 1 「ADCのテスト」

setup_s
(クリックして拡大)
昨日、今日と、FPGAと4DSP社のFMCカード(FMC150)を使った量子ビット制御装置のテストをしていました。波形を取り込んでコンピュータに転送するという試験です。



今使っているUCSB大学のFPGAボードから(上図の上側のFPGA)波形を出して、それを構成したFPGA回路+ADコンバータでデータを取り込みます。800MHzの発振器(Phase Matrix社、FSL-0010)を4DSP社のボード上で分周してA/Dコンバータにてサンプリングを200MHzで行っています。

FPGAは外部発振器を二分周した信号をクロックで動作させています。4DSP社のボード上に乗っているD/Aコンバータはソース同期クロックなので良いですが、A/DコンバータはDDR転送の送受信クロックのタイミング同期をとる必要があり、テスト波形を見ながら遅延回路の遅延量と4DSPボード上の分周器の位相を制御しています。

現在使っているUCSB大のFPGAのクロックは250MHz、そして私たちのFPGAは400MHzであり、FPGAの動作はトリガ信号を使って行います。全てのクロックは10MHzルビジウム発振器に同期していますが、それでも異なるクロックで動作するFPGA間のトリガジッタの影響で、波形が位相コヒーレントに受信できるかどうかが心配でした。

internal_s
(クリックして拡大)

FPGAの内部バス構成は上図のようになっています。A/Dコンバータ、D/Aコンバータ(予定)、DDR3メモリ(1GB)、イーサネットモジュール等、必要なモジュールがデュアルチャネルのバスに接続しています。パスコントローラはイーサネットで別系統で制御します。

(A)データと取得するときには、A/DコンバータからDDR3メモリのデータポートへの接続と、イーサネットモジュールからDDRメモリの制御ポートへの接続をして使っています。測定データをDRAMに流し込んでいるイメージです。(B)データをコンピュータに転送するときには、DDR3メモリのデータポートをイーサネットモジュールに、イーサネットモジュールとDDR3メモリの制御ポートを繋ぎ、コンピュータから転送指令を出せば、DRAMからデータが送られてきます。

データ波形は2.5us程度と固定です。量子ビット読み出しも、そんなに長い波形を必要としませんので。

中心周波数は50MHzのパルス波形を、繰り返し時間10us、100us、1ms と変えながら6万回A/Dコンバータで取り込み、その位相を調べてみました。位相コヒーレンスが保たれていれば、一定のはずです。

1

10usで6万回だと、取り込み時間が0.6秒ですので位相の変化はそんなに感じられませんでしたが、1msともなれば、取り込み時間が60秒となり、観測された位相が回転していることが上図から分かります。送信側のD/Aコンバータと、受信側のA/Dコンバータのサンプリング周波数が揺らいでいる、もしくは周波数オフセットしていることが分かりました。
図を見ると直線に変化しているので、オフセットかもしれません。オフセットだと仮定すると、ズレは約 10mHzでした。

さて困りましたね。USCB大のFPGAが悪いのか、私たちのFPGA+A/Dボードが悪いのか調べる必要がありそうです。とりあえずの解決策としては、私たちのFPGA+AD/DAボードから波形を出すと、位相コヒーレンスが確保できるはずなので、それで運用するのも手ですよね。

それにしても混載すると位相のずれに苦しみそうなので同一の構成にして、一つのマスタクロックで運用した方がよさそうです。マスタクロックの作成はこの夏の課題です。



jjq303dev at 23:30│Comments(0)制御装置 

コメントする

名前
 
  絵文字
 
 
プロフィール
日々徒然過ごしている研究員。

趣味は星、自転車、コーヒー。